Anne Jaigu
07-25-2004, 02:49 AM
PI-1573: Out-of-order Predicated Execution with Translation Register
Buffer
Amaury Darsch, André Seznec
http://www.irisa.fr/bibli/publi/pi/2003/1573/1573.html
26 pages - novembre 2003
Abstract
New generation superscalar processors combine predication with large
resources. A typical example is the EPIC architecture as defined by the
canonical IA64 ISA. Unlike traditional ISAs, these new instruction sets
are resistant to an out-of-order execution engine, because of the
resource size as well as the complexity of executing predicated
instructions. In this paper, we present a novel register management
policy that facilitates the out-of-order execution of a fully predicated
ISA. For this purpose, a new mechanism, called Translation Register
Buffer (TRB) is introduced. A translation register acts as an
intermediate register that associates a logical register with a physical
register. By providing an indirect access to a logical register, the
translation register supports the side effects induced by the
cancellation of instructions by predicates. In order to demonstrate the
TRB validity, a complete simulation framework that fully supports the
IA64 ISA has been designed. This original implementation features an
emulator and a cycle accurate 10-stage out-of-order core simulator. Our
simulation results indicate that, on average, a 10% performance increase
can be achieved, as compared with the equivalent in-order EPIC
architecture.
Résumé
Les processeurs de nouvelle génération combinent la prédication avec de
larges resources. L'exemple le plus typique est le processeur EPIC de la
famille IA64. Par rapport aux approches traditionnelles, les processeurs
à jeu d'instructions prédiquées, sont résistants aux mécanismes
d'exécution dans le désordre. Dans ce papier, nous présentons un nouveau
mécanisme de gestion de registres qui facilite l'exécution dans le
désordre des jeux d'instructions prediquées. Ce nouveau mécanisme dénomé
Registre de Translation fonctionne comme un register intermédiaire qui
transforme un registre logique en un registre physique. L'introduction
d'un niveau intermédiaire permet de resoudre les problèmes du à
l'annulation des instructions par les prédicats.
Keywords: CAPS, IA64, IPF, IAOO, ITANIUM, Simulator, Emulator,
Out-of-order execution, predication
Mots clefs: CAPS, IA64, IPF, IAOO, ITANIUM, Simulateur, Émulateur,
Exécution dans le désordre, Prédication
Buffer
Amaury Darsch, André Seznec
http://www.irisa.fr/bibli/publi/pi/2003/1573/1573.html
26 pages - novembre 2003
Abstract
New generation superscalar processors combine predication with large
resources. A typical example is the EPIC architecture as defined by the
canonical IA64 ISA. Unlike traditional ISAs, these new instruction sets
are resistant to an out-of-order execution engine, because of the
resource size as well as the complexity of executing predicated
instructions. In this paper, we present a novel register management
policy that facilitates the out-of-order execution of a fully predicated
ISA. For this purpose, a new mechanism, called Translation Register
Buffer (TRB) is introduced. A translation register acts as an
intermediate register that associates a logical register with a physical
register. By providing an indirect access to a logical register, the
translation register supports the side effects induced by the
cancellation of instructions by predicates. In order to demonstrate the
TRB validity, a complete simulation framework that fully supports the
IA64 ISA has been designed. This original implementation features an
emulator and a cycle accurate 10-stage out-of-order core simulator. Our
simulation results indicate that, on average, a 10% performance increase
can be achieved, as compared with the equivalent in-order EPIC
architecture.
Résumé
Les processeurs de nouvelle génération combinent la prédication avec de
larges resources. L'exemple le plus typique est le processeur EPIC de la
famille IA64. Par rapport aux approches traditionnelles, les processeurs
à jeu d'instructions prédiquées, sont résistants aux mécanismes
d'exécution dans le désordre. Dans ce papier, nous présentons un nouveau
mécanisme de gestion de registres qui facilite l'exécution dans le
désordre des jeux d'instructions prediquées. Ce nouveau mécanisme dénomé
Registre de Translation fonctionne comme un register intermédiaire qui
transforme un registre logique en un registre physique. L'introduction
d'un niveau intermédiaire permet de resoudre les problèmes du à
l'annulation des instructions par les prédicats.
Keywords: CAPS, IA64, IPF, IAOO, ITANIUM, Simulator, Emulator,
Out-of-order execution, predication
Mots clefs: CAPS, IA64, IPF, IAOO, ITANIUM, Simulateur, Émulateur,
Exécution dans le désordre, Prédication